數字超大規模集成電路設計 (93)

8.2 靜態時序單元 8.2.3主從邊沿觸發寄存器 18 主從（邊沿觸發）寄存器 1 0D CLK QM Master 0 1 CLK Q Slave QM Q D CLK ?由一個正電平靈敏Latch和一個負電平靈敏Latch 構成( 主從Latch 對) 。 ?CLK 高電平和低電平的脈沖寬度應分別大于主（從）latch 的傳播延時。 主主 從從 主從寄存器電路 QM Q D CLK T2I2 T1I1 I3T4I5 T3I4 I6 基于多路選擇器的鎖存器對。 基于強制寫入的靜態主從寄存器 D Q T1I1 CLK CLK T2 CLK CLK I2 I3 I4 采用弱反相器可減少一個時鐘控制的傳輸門——時鐘負載小 但存在缺點： （1）設計復雜性增加：尺寸設計要保證能強制寫入（T1和D的驅動電路 要強于I2) （2）反向導通： 當T2 導通時，第二個latch有可能通過傳輸門T2 的耦合而影響第一個 latch存儲的數據。(I1-T2要強于I4） 避免時鐘重疊 CLK CLK A B (a) 電路圖 (b) 一對重疊的時鐘 X D Q CLK CLK CLK CLK （1 1）當ClkClk和ClkClk 同時為高時，A A 點同時被D D和B B點驅動，造成不定 狀態 避免時鐘重疊 CLK CLK A B (a) 電路圖 (b) 一對重疊的時鐘 X D Q CLK CLK CLK CLK （2 2）當ClkClk和ClkClk同時為高一段較 長時間時，D D可以直接穿通經過主 從觸發器